晶体管规模正在达到3nm的临界点，纳米片场效应晶体管很可能会取代FinFET，以达到性能、功率、面积和成本（PPAC）目标。对于2nm的铜互连，也正在评估一项重大的架构变化，这将重新配置向晶体管输送功率的方式。这种方法依赖于所谓的埋入式电源轨道（BPR）和背面配电，让前端互连来传输信号。Intel宣布将在其20Å（相当于2nm）上使用Power Via结构，其他芯片制造商正在评估类似方案。芯片制造商还可能在2nm节点上用钌或钼在一定程度上取代铜，其他更温和的变化将扩展大马士革铜互连，使用低电阻过孔工艺、替代衬垫和完全对齐过孔方法。

大部分优化都发生在链中的薄弱环节上，即触点（金属0）、金属1和过孔，其中RC延迟最有可能降低芯片速度。Veeco首席技术官Ajit Paranjpe表示：“对于通孔填充，阻挡层、晶种和通孔金属的共形沉积可能会被无阻挡层沉积和自底向上填充钴甚至钌所取代。”互连挑战始于光刻技术，其中EUV在整个5nm工艺中使用，大大提高了成本。

EUV和BEOL图案
只有少数掩模层需要在7nm节点上进行EUV光刻，但在5nm（约30nm金属间距）下，这将变为15到18层。在光刻技术中，越来越多的关注点是由于不精确对齐的特征导致的边缘放置错误（EPE）。ASML研究员Robert Socha强调需要控制和减少5nm节点上EPE的贡献者，一个关键因素是叠加误差，在5nm节点上叠加预计只有2.5nm（5个硅原子宽）。KLA过程控制解决方案主管安德鲁·克罗斯表示：“我们已经看到，EPE预算中的重叠部分收缩速度最快，且场内变化更大，这将导致更高的光学覆盖采样，改进覆盖测量技术，以及在抗蚀剂显影和蚀刻后使用基于SEM的覆盖测量，这需要光学和基于电子束的工具之间的协同作用。”

Via优化
扩展铜技术的一个关键策略是消除铜通孔底部的阻挡金属TaN。实现这一点的一种方法是选择性地沉积自组装单层（SAM）膜，通过原子层沉积（ALD）沿侧壁沉积TaN，最后去除SAM并填充铜。在IITC，TEL使用双大马士革集成描述了这种过程，并比较了两种自组装单分子膜（a和B），在TaN阻挡层ALD之后，蒸发SAM，然后在通孔中进行铜化学沉积（ELD）（见图1）。通孔预填充后，通过CVD在沟槽侧壁上沉积钌内衬，然后进行铜离子PVD填充。对于SAM B，结果显示通孔底部没有Ta（EDX），任何SAM的一个关键方面是，它可以承受ALD的工艺温度，即350°C左右。

芯片制造商越来越多地将SAM工艺（无论是CVD工艺还是旋涂工艺）视为降低总体电阻和将铜大马士革工艺扩展到2nm节点的关键。另一种减少通孔底部阻挡金属（TaN）体积的策略是从PVD TaN过渡到ALD TaN，这是一种更为确定的方法，可以形成更薄、更连续的薄膜。ALD TaN预计将在5nm节点上广泛实施，可能采用SAM流程。

在这种自组装单层（SAM）工艺中，在阻挡层和铜粒的ALD过程中，一层薄膜遮住了通孔底部。然后通过在325°C下蒸发去除SAM，然后填充铜。资料来源：TEL/IITC

全对准过孔，选择性沉积

完全对齐过孔（FAV）背后的想法是减少过孔和线路之间边缘放置错误的影响，这会导致设备故障和长期可靠性问题。自32nm节点问世以来，芯片制造商一直在采用自对准方法，使用TiN硬掩模将互连对准以下级别。在完全对齐的过孔中，下方和上方的过孔均已注册。有两种方法可以实现FAV，一种是从下面的线路上蚀刻一些铜，然后图案化并沉积通孔，另一种是在低k电介质上选择性沉积一层电介质膜，然后再图案化通孔。

IBM和Lam Research的工程师提出了一种完全对齐的方法，在简化的总体过程中使用选择性电介质沉积。根据该小组的说法，FAV集成可以使电阻降低70%，通孔接触面积增加30%，同时保持通孔到线路的可靠性（见图2）。该团队使用32纳米间距的铜和低k电介质测试结构，使用湿化学方法将铜、衬垫和阻挡层凹陷。IBM表示：“凹槽蚀刻与选择性蚀刻电介质帽结合使用时，可作为通孔引导图案，减少覆盖和临界尺寸（CD）引起的边缘放置错误。”采用化学气相沉积（CVD）方法在低k表面沉积了一层选择性氧化铝膜，起到部分蚀刻停止的作用，该工艺成功的关键是具有高选择性和有限的介电薄膜横向过度生长，并且与标准FAV工艺相比，没有电阻降低或变化。IBM表示，另一个优势是金属线的纵横比较低（因为凹口较浅），这便于铜填充。目前，尚不清楚via方法将如何流行。“问题是需要什么形式-在什么级别和什么间距（完全对齐的过孔）？”Imec研究员Zsolt Tokei问道。他指出，虽然凹槽蚀刻和选择性沉积方法各有利弊，但关键问题是缺陷率和提高新工艺的产量。即便如此，随着3nm和2nm节点的EPE容差越来越小，像FAV这样的方法可能会变得更加引人注目。

采用选择性沉积工艺为5nm节点制作了两层完全对准的通孔。来源：IBM/IITC

选择性沉积，也称为区域选择性沉积（ASD），已经存在了几十年，但直到最近几年，它才从实验室走向工厂。对于ASD，“杀手级应用程序”被证明是在铜线上沉积钴帽，这使得电迁移的控制优于传统的氮化硅帽。一些公司在10nm节点上采用了这种技术。在这种方案中，钴与铜下面的钴内衬（内衬也被称为成核层或粘合层，因为它们能够实现金属粘合）一起包裹铜。当目标是在金属上沉积金属或在电介质上沉积电介质时，选择性ALD工艺表现最佳。根据设备供应商的不同，可以使用不同的化学机制来保持沉积的选择性，并在不需要的地方防止沉积。对于接触金属化，选择性钨沉积通过改善填充和可能完全消除锡阻挡层，可能显著降低电阻率（见图3）。通过消除侧壁屏障和衬里，选择性钨还允许清洁的金属对金属界面，以降低整体电阻。根据应用材料，电阻可能降低40%。

选择性钨自下而上填充提供了一种消除阻挡层和内衬层的途径，改善了接触和电阻。来源：应用材料

钴和钨
在14nm或10nm技术节点之前，钨一直是与金属/多晶硅栅极以及晶体管上的源极和漏极硅化物区域进行电接触的主要材料。近年来，钴触点采用薄TiN阻挡层。同样，在线路或过孔中，较薄的势垒以及较短的钴平均自由程（铜为10nm，而铜为39nm）会导致较小导线的电阻率较低（电子路径较长，散射会增加净电阻）。

Intel是第一家在生产中接触级使用钴的公司，实际上，与钴的集成问题可能是Intel 10nm延迟问题的部分原因。尽管如此，几家芯片制造商已经过渡到在触点的生产过程中使用钴，但也将其用作铜互连的衬垫和封盖材料，衬层金属严重影响缩放互连线中铜的填充质量。在IITC的特邀演讲中，IBM展示了一种新的衬垫，即CVD掺钴钌，相对于36nm金属结构中的CVD钴和CVD钌衬垫，其电迁移性能得到了改善。IBM确定，由于钌内衬中的钴抑制了铜上钴帽沿晶界的扩散，因此这种新型内衬具有更好的抗电磁干扰性。低温（250°C）回流的PVD铜正在成为密集互连的主流，而化学镀铜或ECD则在全球范围内使用。

下一种金属：钌还是钼？
似乎在1nm节点（20nm金属间距）处，至少在某些水平上，将需要从铜改为替代金属-钌或钼。有趣的是，在3D NAND闪存晶体管中，钼和钌都被探索作为钨的替代品。

对于行业替代铜的选择，按比例特性的电阻是最重要的指标。同样重要的是EM阻力，这与长期可靠性有关。钌、钼和钴的许多优点是有可能消除衬垫，从而提供更多的沟槽或通孔体积供主要金属占据。回流焊或激光退火可用于最大化晶粒尺寸。

Veeco的Paranjpe说：“对于金属线来说，钌很可能是替代品。虽然钌的体电阻率为7µohm-cm，但传统溅射沉积的20nm钌膜的有效电阻率大于11µohm-cm。”。“因此，正在探索离子束沉积等替代方法，以更好地控制晶体结构和晶粒尺寸。”

钌因其低电阻率、高熔点、耐酸腐蚀性和极低的腐蚀电位而成为下一代互连材料。相比之下，钼前驱体的价格比钌便宜一个数量级。在2nm节点之前，这两种情况都不可能需要。IMEC的Tokei说：“钼肯定更便宜，所以如果你是一名工厂经理，你会更快乐，但如果你是一名工程师，你需要有所有可用的数据来决定材料，而我们还没有完整的数据集。”

通过从晶体管的隔离区穿过硅片构建导轨，晶体管的功率传输（背面）与信号传输（正面）分离。来源：IMEC

埋地电源轨

BPR和背面配电（BPD）的结合实质上需要电源线和地线，这些电线和地线之前是通过整个多层金属互连布线的，并在晶圆背面为其提供专用网络（见图4），这将减少电压（IR）降。

Tokei解释道：“在传统的互连中，必须在金属0和金属1上对电源和信号进行优化，因此电源驱动高互连，而信号驱动弱互连。最终会出现一种折衷，这对两者都不是最优的，通过将电源布线到背面，那里将有较高、相对较宽的互连，而前面的信号和时钟线则是相对较细的电阻线，您可以显著提高布线能力。”他指出，正在仔细评估这些新结构的热管理。

关于BPR和BPD存在许多挑战，包括如何建造埋地电力轨，如何将配电网络连接到电力轨，以及如何将电力从电力轨传输到晶体管。这些决策将决定集成方案以及最终的功率和扩展增益。

Applied Materials高级产品技术开发总经理Mehul Naik表示，根据方案的不同，制造挑战会有所不同，可能包括高深宽比金属填充、金属和电介质选择，以及通过背面研磨和CMP实现晶圆减薄等。

Intel宣布将在其20Å代（2nm）上使用Power Via，其目标是在2024年实现大批量生产。半导体工程部与英特尔高级副总裁兼技术开发总经理安·凯莱赫讨论了Power Via，并询问它与其他正在开发的方法有何不同。Kelleher说：“埋置式电力轨在最高层面上也是一个总的主题，然而，它在实现方式上有所不同。我们将功率从晶圆的背面传输到晶体管。埋入式电源轨基本上是从正面获得的，因此在实现这一点上，您有不同的架构。这是关键区别。”值得注意的是，Intel的PowerVia似乎在触点处连接，而Imec的电源轨则嵌入在STI（浅沟隔离）中。

Lam Research负责计算产品的副总裁大卫·弗里德将埋入式电力轨的方式比作房屋的地下室。他说：“如果你用地下室来类比，那么两边都需要一个楼梯间，现在，您可以从两个方向而不仅仅是一个方向访问一楼的项目。当您可以从下面或上面访问晶体管时，这可以打开一个全新的设计维度。这是一个巨大的变化。”

虽然这种向在晶圆正面和背面构建晶体管通道的转变将需要许多工艺和设计创新，但背面电源仍将具有平面逐级构建的事实建立在现有行业专有技术的基础上。弗里德说：“这是我相当乐观的技术之一，创新是困难的和多方面的，但其核心是经过验证的。因此，埋地电力轨只是三维流程上的另一个二维层次。它仍然是平面处理，因此它与我们已经做的一切都有相似之处。将其组合在一起并使其发挥作用确实非常困难，但其核心并不像其他一些技术那样具有革命性选项。”

需要在金属化、电介质和CMP方面进行工艺创新。应用材料的Naik说：“当您将电源轨连接到设备上时，如何确保接口足够干净，以及如何减少传输过程中的功率损耗？预清洁和与无空隙低电阻率金属的集成将非常重要。”。“高品质、低热预算电介质(≤400°C），因为这些工艺是在制造正面装置（包括金属化）之后进行的。”

另一个关键是CMP。对于晶圆减薄，背面晶圆研磨之后将进行CMP以减薄设备晶圆。奈克说：“从成品率的角度来看，CMP的工作将是确保所有引入的非均匀性得到管理，以在低缺陷率下实现所需的全球晶圆厚度均匀性。”。

从晶圆减薄的角度来看，HBM存储器的多芯片堆叠和现在逻辑的背面功率传输都将减薄至10微米，但人们对减薄非常感兴趣。Tokei说：“高密度堆叠推动了这一需求，设计师希望得到比现在更薄的硅。从需要某种东西的那一刻起，技术专家将扩展这种能力，这就是芯片堆叠的现状。”

Conclusion

芯片制造商正在评估5nm及以上的许多工艺变化，包括通孔电阻优化、完全对齐的通孔、钴盖和触点，以及分离电源线和信号线以释放拥挤的互连层。半导体行业总是更愿意进行渐进的工艺修改，而不是在可能的情况下进行大规模的材料和结构更改

提高可靠性、消除通孔底部障碍和完全对齐通孔的新型衬套似乎是可行的解决方案。工程师们开始解决围绕电源轨和后端处理的挑战。选择性沉积已进入钴盖的晶圆厂，并可能在未来的其他应用中获得认可。

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